Le 6 novembre, selon un rapport du média étranger The Information, le principal fondeur de wafers TSMC a récemment commencé à planifier un schéma de production pour la DRAM 3D, et la force directe motivant cette décision provient de son plus grand client, Nvidia. La pénurie de mémoire et la flambée des prix déclenchées par la course à la puissance de calcul de l'IA forcent Nvidia à chercher des voies d'approvisionnement au-delà des trois géants traditionnels de la mémoire, et TSMC a été poussé au premier plan.
Si le plan se concrétise, TSMC entrera davantage dans le domaine de la fabrication de mémoire longtemps dominé par Samsung, SK Hynix et Micron, dépassant la fonderie de puces logiques et le packaging avancé. Cependant, sur la base des informations disponibles, cela ressemble davantage à un jeu à long terme avec des réserves technologiques comme carte de fond, la pression des clients comme catalyseur et 2029 comme point d'ancrage temporel, plutôt qu'à un investissement imminent dans une ligne de production.
L'anxiété de Nvidia, les options de TSMC
Le rapport, citant deux personnes proches du dossier, a révélé que TSMC envisage d'étendre ses activités au domaine de la fabrication de puces mémoire avancées, et a, à la demande de son plus grand client Nvidia, commencé une évaluation de la faisabilité de la production de DRAM 3D. Ce mouvement devrait permettre à TSMC d'occuper une part plus importante de la chaîne d'approvisionnement matérielle de l'IA à l'avenir.
La DRAM 3D est une architecture de mémoire qui augmente la capacité en empilant verticalement des cellules de mémoire (plutôt que la disposition horizontale traditionnelle en une seule couche). Si le plan se concrétise, TSMC sera en concurrence avec Samsung Electronics, SK Hynix et Micron, les trois fabricants qui ont longtemps dominé le marché de la mémoire.
Les options spécifiques de TSMC incluent la construction d'une nouvelle usine dédiée, ou l'acquisition d'une usine de semi-conducteurs existante et sa conversion en ligne de production de DRAM 3D. Cette dernière voie a déjà un précédent—Micron a finalisé l'acquisition d'une usine de wafers de Powerchip Semiconductor Manufacturing Corp à Taïwan, en Chine, pour 1,8 milliard de dollars en mars de cette année, et prévoit de la convertir pour la production de puces mémoire avancées.
Il convient de noter que ce plan est dirigé par Hsu Kuo-chin, vice-président de TSMC responsable de la technologie de packaging avancé. Hsu Kuo-chin a précédemment occupé le poste de président de Micron Taiwan, possédant un parcours composite à la fois dans la fabrication de mémoire et l'intégration de puces. Cette disposition implique que la considération de TSMC pour le domaine de la mémoire n'est pas un caprice passager, mais plutôt qu'un cadre supérieur ayant de l'expérience dans l'industrie pilote la démonstration de faisabilité.
Depuis l'année dernière, la vague d'IA en plein essor a entraîné une grave pénurie de puces mémoire et une forte hausse des prix. Pour Nvidia, l'approvisionnement en mémoire à large bande passante (HBM) nécessaire à ses puces d'IA est fortement concentré entre Samsung, SK Hynix et Micron. Introduire TSMC comme fournisseur potentiel d'un nouveau type de mémoire revient essentiellement à chercher une voie alternative « du côté du fondeur » pour le goulot d'étranglement de la mémoire des puces d'IA.
Concernant cette nouvelle, la réponse officielle de TSMC a maintenu sa prudence habituelle : elle ne commente pas les rumeurs ou spéculations du marché, et souligne que l'entreprise s'est toujours concentrée sur son activité principale de fonderie de wafers, avec pour objectif de devenir un fournisseur de technologie et de capacité de confiance pour l'industrie mondiale des puces logiques.
Les brevets d'abord, la feuille de route ensuite
L'accumulation technologique de TSMC dans la DRAM 3D présente un schéma où « la disposition des brevets précède la feuille de route officielle ».
Selon le média coréen Economy Tribune, qui a été le premier à trier les actions en matière de brevets de TSMC après la fermentation des rumeurs : TSMC a déposé une demande de brevet américain concernant des cellules DRAM 3D à haute densité et des structures de condensateurs en 2020, et en 2025 a publié un brevet pour une structure DRAM verticale et son procédé de fabrication.
En outre, SemiWiki a également mentionné dans son analyse que TSMC a publiquement déposé les brevets US20220359529A1 et US20230240066A1, qui décrivent respectivement des schémas d'intégration pour des transistors à canal vertical et des condensateurs empilés.
Après avoir vérifié les bases de données de brevets pertinentes, Core Intelligence News a appris que le brevet US20220359529A1 a été déposé en septembre 2021 et décrit une structure intégrée de transistors à canal vertical avec tranchée hybride et condensateurs empilés, tentant de maintenir une capacité suffisante tout en réduisant l'empreinte de la cellule ; le brevet US20230240066A1 a été déposé en juillet 2023 et décrit une structure DRAM verticale et son procédé de formation. Son schéma central consiste à placer le condensateur directement au-dessus d'un transistor à grille enveloppante (GAA) vertical et à utiliser l'intégration en fin de ligne (BEOL) afin que les cellules mémoire puissent être empilées couche par couche. La demande mentionne également des détails de conception tels qu'une empreinte de cellule mémoire de 4F², un routage de ligne de bits à double couche pour réduire la capacité parasite, et des espaces d'air entre les lignes de mots.
En outre, Core Intelligence News a également constaté que les brevets 3D DRAM accordés ou en instance de TSMC comprennent US11903216B2 (accordé en février 2024), qui concerne des procédés de lithographie multiple pour des dispositifs mémoire tridimensionnels ; US20260333663A1 (déposé en juillet 2026), qui améliore la densité d'intégration et les performances grâce à des conceptions de structure tridimensionnelle au niveau du transistor (telles que des couches de canal en forme de Ω) tout en évitant la complexité apportée par la fabrication des condensateurs ; US20240381657A1 (déposé en novembre 2024), dont le réseau mémoire tridimensionnel décrit est composé de transistors à couches minces (TFT) avec des régions de canal tridimensionnelles, et les TFT à canal tridimensionnel sont précisément l'une des voies clés pour réaliser une DRAM 3D à haute densité.
Toutefois, les divulgations de brevets ci-dessus doivent être comprises comme une exploration technologique, plutôt que comme une préparation à la production ou un engagement commercial en matière de DRAM. Combiner différents brevets en une seule architecture, ou en déduire que TSMC est sur le point de produire en masse de la DRAM 3D, manque de fondement.
Cependant, un signal plus révélateur que les brevets liés à la DRAM 3D provient de la feuille de route technologique de TSMC elle-même. Dans son analyse du Forum de l'écosystème OIP Amérique du Nord 2026 de TSMC, Counterpoint Research a noté que TSMC a inclus la DRAM-sur-logique dans sa feuille de route 2029, avec pour objectif d'atteindre environ 3 fois la bande passante du HBM5E à une consommation d'énergie inférieure à 1 pJ/bit.
Les implications techniques de la DRAM-sur-logique s'alignent fortement avec la DRAM 3D : fabriquer des cellules mémoire et des circuits logiques dans des couches séparées puis les lier verticalement est précisément la caractéristique centrale qui distingue la DRAM 3D de la DRAM traditionnelle. En d'autres termes, l'avantage potentiel de TSMC dans la DRAM 3D ne réside pas dans le « fabrication de cellules mémoire », mais dans le « empilement de la logique et de la mémoire ensemble de manière à haute densité et à faible consommation d'énergie ».
TSMC possède effectivement un historique de production de masse en ce qui concerne l'« empilement » de tranches de mémoire. Selon son rapport annuel, sa technologie d'empilement de tranches de mémoire monocouche sous son procédé logique 55 nm est entrée en production de masse stable. Cependant, empiler des tranches DRAM complètes et construire des cellules mémoire à répétition verticale à l'intérieur du réseau mémoire sont deux choses différentes. TSMC se concentre davantage sur la première (die logique de base HBM, packaging CoWoS), où son rôle est celui de fondeur et de packager, et elle a très peu d'expérience pratique dans la seconde.
La course au 3D DRAM entre les trois géants de la mémoire
Si TSMC entre réellement dans la danse, elle fera face à un groupe de concurrents qui sont déjà engagés depuis plusieurs années sur la voie du 3D DRAM.
La feuille de route de Samsung est la plus claire : des transistors à canal vertical 4F² seront utilisés en continu sur trois générations de nœuds, 10a, 10b et 10c, et ce n'est qu'au nœud 10d qu'elle passera au DRAM empilé en 3D. En février 2026, à l'ISSCC, elle a déjà présenté un prototype de DRAM 4F² de 16 Gb ; le 10a devrait achever son développement en 2026, subir des tests de qualité en 2027 et entrer en production de masse en 2028. Samsung a validé en interne l'empilement de DRAM 3D à 16 couches, et à l'avenir les cellules mémoire et les circuits périphériques seront fabriqués séparément puis intégrés par collage hybride.
SK Hynix a inscrit le 3D DRAM comme direction de R&D centrale pour les DRAM en dessous de 10 nanomètres, et au VLSI 2025, son CTO a personnellement dévoilé la plateforme à grille verticale 4F² et la feuille de route du 3D DRAM.
Micron, après avoir évalué la technologie 4F² pendant plus de vingt ans, a conclu qu'« il n'y a aucun bénéfice pratique dans cette direction », et prévoit donc de sauter le 4F² et de s'appuyer sur la continuité de l'architecture 6F² pour tenir jusqu'à la maturité du 3D DRAM. Micron a placé le 3D DRAM dans sa planification technologique entre les nœuds 1ζ (1-zêta) et 1η (1-êta). Cependant, Micron souligne spécifiquement que le 3D DRAM est en fait une voie de R&D parallèle, plutôt qu'un plan établi visant à remplacer immédiatement la DRAM traditionnelle à un certain nœud.
Ce que ces trois grands fabricants de DRAM ont en commun, c'est que leur expérience d'ingénierie accumulée dans la fabrication de DRAM, le contrôle des rendements, l'optimisation des coûts et la montée en cadence des capacités sont des choses que TSMC aura du mal à reproduire à court terme. La structure d'empilement vertical du 3D DRAM accroît encore la complexité de fabrication ; par exemple, plus il y a de couches empilées, plus le risque de rendement est élevé dans les étapes de gravure, de dépôt et de collage. Si TSMC construit des lignes de production à partir de zéro, cela pourrait prendre plusieurs années, de l'installation des équipements à la production de masse stable.
En outre, la forte cyclicité de l'industrie de la mémoire est une autre source de préoccupation. Historiquement, les pénuries de mémoire déclenchent souvent chez les fabricants une ruée vers l'expansion des capacités, et au moment où les nouvelles capacités arrivent en production, la demande a peut-être déjà reculé. En tant qu'entreprise de fonderie dont la marge brute est restée longtemps supérieure à 50 %, on ne sait pas si TSMC est prête à supporter les fluctuations de bénéfices potentiellement sévères de l'activité mémoire. De plus, les prix de la mémoire ont toujours été très volatils, la construction de nouvelles usines exige des capitaux énormes, et les capacités peuvent mettre des années à arriver sur le marché ; la question de savoir si TSMC mettra finalement le plan en œuvre n'est pas encore tranchée.
Conclusion :
Pour TSMC, la voie la plus sage n'est peut-être pas de devenir le quatrième fabricant de mémoire, mais plutôt d'utiliser ses capacités de « logique + packaging » pour devenir un intégrateur indispensable à l'ère du 3D DRAM. En d'autres termes, les cellules mémoire peuvent être fabriquées par des tiers, mais coller la mémoire et la logique ensemble avec la plus faible consommation d'énergie et la plus grande bande passante est quelque chose que TSMC fait mieux que quiconque. Quant à savoir si elle est prête à faire un pas de plus pour Nvidia et à entrer véritablement dans la fabrication de 3D DRAM, cela reste à voir.
Cet article provient du compte public WeChat : Core Intelligence News , éditeur : Core Intelligence News - Langkejian, auteur : Core Intelligence News Langkejian
