11月6日消息，據外媒《The Information》報導稱，晶圓代工大廠台積電近期已開始規劃3D DRAM的生產方案，而推動這一決策的直接力量來自其最大客戶輝達（Nvidia）。AI算力競賽引發的記憶體短缺與價格飆升，正迫使輝達尋找傳統儲存三巨頭之外的供應路徑，而台積電被推到了台前。
若計畫落地，台積電將從邏輯晶片代工與先進封裝，進一步切入由三星、SK海力士與美光長期把持的儲存製造領域。但綜合現有資訊來看，這更像一場以技術儲備為底牌、以客戶壓力為催化劑、以2029年為時間錨點的長期博弈，而非迫在眉睫的產線投資。
輝達的焦慮，台積電的選項
報導援引兩名知情人士透露，台積電正考慮拓展業務至先進儲存晶片製造領域，並已應其最大客戶輝達的要求，開始啟動了對3D DRAM生產可行性的評估。此舉將有望使台積電未來在AI硬體供應鏈中佔據更大份額。
3D DRAM是一種透過垂直堆疊儲存單元（而非傳統的水平單層排列）來提升容量的儲存架構。若計畫落地，台積電將與三星電子、SK海力士及美光這三家長期主導儲存市場的廠商展開競爭。
台積電的具體方案包括新建一座專門的工廠，或收購現有半導體廠房並改造為3D DRAM產線。後一條路徑已有先例——美光今年3月完成以18億美元對力積電在中國台灣一座晶圓廠的收購，計畫改造用於先進儲存晶片生產。
值得注意的是，這項計畫由台積電負責先進封裝技術的副總經理徐國晉主導。徐國晉此前曾擔任台灣美光董事長，兼具儲存製造與晶片整合的複合背景。這一安排暗示台積電對儲存領域的考量並非一時興起，而是有具備產業經驗的高層在推動可行性論證。
自去年以來，持續火爆的AI熱潮導致了儲存晶片嚴重緊缺、價格大幅上漲。對輝達而言，其AI晶片所需的高頻寬記憶體（HBM）供應高度集中於三星、SK海力士與美光三家，引入台積電作為新型儲存的潛在供給方，本質是在為AI晶片的儲存瓶頸尋找一條「代工側」的替代路徑。
對此消息，台積電的官方回應保持了慣有的審慎：不評論市場傳聞或臆測，強調公司始終專注於晶圓代工核心業務，目標是成為全球邏輯晶片產業值得信賴的技術與產能供應商。
專利先行，路線圖後至
台積電在3D DRAM上的技術積累，呈現出一種「專利布局早於官方路線圖」的格局。
據韓媒《Economy Tribune》在傳聞發酵後率先梳理了台積電的專利動作：台積電2020年申請了涉及高密度3D DRAM單元及電容器結構的美國專利，2025年又公開了垂直式DRAM結構與製造方法專利。
此外，SemiWiki在分析中也提及到台積電公開申請專利US20220359529A1和US20230240066A1，分別描述了垂直溝道電晶體與堆疊電容的整合方案。
芯智訊查證相關專利庫獲悉，專利US20220359529A1於2021年9月申請，描述的是垂直溝道電晶體與混合式溝槽及堆疊電容器的整合結構，試圖在縮小單元footprint的同時維持足夠的電容值；專利US20230240066A1於2023年7月申請，描述的是垂直DRAM結構及其形成方法。其核心方案是將電容直接置於垂直環繞閘極（GAA）電晶體之上，並利用後段製程（BEOL）整合，使儲存單元可以逐層堆疊。該申請還提及4F²儲存單元footprint、雙層位元線佈線以降低寄生電容、字線間空氣間隙等設計細節。
此外，芯智訊還查詢到台積電已獲授權或正在申請的3D DRAM專利包括US11903216B2（2024年2月授權），涉及三維儲存器件的多重圖案化製程；US20260333663A1（2026年7月申請），透過電晶體級別的三維結構設計（如Ω形溝道層）來提升整合密度和效能，同時規避電容製造帶來的複雜度；US20240381657A1（2024年11月申請），該專利描述的三維儲存陣列由具有三維溝道區域的薄膜電晶體（TFT）構成，而三維溝道TFT正是實現高密度3D DRAM的關鍵路徑之一。
不過，上述這些專利披露應被理解為技術探索，而非生產準備或商用DRAM承諾。將不同專利合併為單一架構、或據此推斷台積電即將量產3D DRAM，都缺乏依據。
但是，比3D DRAM相關專利更具指向性的信號來自台積電自己的技術路線圖。Counterpoint Research在分析台積電2026年北美OIP生態系統論壇時指出，台積電已將DRAM-on-logic列入2029年路線圖，目標是在低於1 pJ/bit的能耗下實現約3倍於HBM5E的頻寬。
DRAM-on-logic的技術含義與3D DRAM高度吻合：將存儲單元與邏輯電路分層製造後垂直鍵合，正是3D DRAM區別於傳統DRAM的核心特徵。換句話來說，台積電在3D DRAM上的潛在優勢不在於「造存儲單元」，而在於「把邏輯和存儲以高密度、低功耗的方式堆在一起」。
台積電在「堆疊」存儲晶圓這件事上也確實有量產記錄。據其年報披露，其55奈米邏輯製程下的單層記憶體晶圓堆疊技術已進入穩定量產階段。不過，堆疊已完成的DRAM晶圓與在存儲陣列內部構建垂直重複的存儲單元，是兩件不同的事。台積電更為聚焦的是前者（HBM基底邏輯晶粒、CoWoS封裝）中的角色是代工與封裝，在後者中的實踐經驗很少。
存儲三巨頭的3D DRAM競賽
台積電若真的下場，面對的是一群已經在3D DRAM賽道上奔跑了數年的對手。
三星的路線圖最為清晰，4F²垂直溝道電晶體連續用於10a、10b、10c三代節點，到10d節點才轉向3D堆疊DRAM。2026年2月ISSCC已展示16Gb 4F²DRAM原型，10a計劃2026年完成開發、2027年質量測試、2028年量產。三星內部已完成16層3D DRAM堆疊驗證，未來存儲單元與外圍電路將分開製造，再通過混合鍵合集成。
SK海力士將3D DRAM列為10奈米以下DRAM的核心研發方向，並在2025年VLSI上由CTO親自發布了4F²垂直柵平台與3D DRAM路線圖。
美光則在評估4F²技術超過二十年後，認為「沿著這個方向沒有實際收益」，因此計劃跳過4F²，用6F²架構的延續性直接熬到3D DRAM成熟。美光將3D DRAM安排在1ζ（1-zeta）和1η（1-eta）節點之間的技術規劃中。不過，美光特別強調，3D DRAM實際上是一條並行研發路線，而不是已經確定要在某個節點立即取代傳統DRAM的既定計劃。
這三家DRAM大廠的共同點是：它們在DRAM製造上積累的工程經驗、良率控制、成本優化、產能爬坡，這些是台積電短期內難以複製的。3D DRAM的垂直堆疊結構進一步增加了製造複雜度，比如堆疊層數越多，刻蝕、沉積與鍵合環節的良率風險越高。台積電若從頭建設產線，從設備進場到穩定量產可能需要數年時間。
此外，存儲行業的強週期性也是一重隱憂。歷史上，記憶體短缺往往觸發廠商扎堆擴產，而當新增產能落地時需求可能已經回落。台積電作為一家毛利率長期維持在50%以上的代工企業，是否願意承受存儲業務潛在的劇烈利潤波動，仍是未定之數。而且記憶體價格向來波動較大，興建新廠需巨額資金，產能可能需要多年才能投入市場，台積電是否最終落實計劃目前仍未有定案。
結語：
對於台積電來說，最為明智的作為或許不是成為第四家存儲原廠，而是以「邏輯+封裝」的能力，成為3D DRAM時代不可或缺的整合者。換句話來說，就是存儲單元可以由第三方製造造，但把存儲和邏輯以最低功耗、最高頻寬鍵合在一起，這件事台積電比任何人都更擅長。至於它是否願意為了輝達再往前走一步，真正下場造3D DRAM，還需要繼續觀察。
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